http://www.informatik.uni-hamburg.de/TIS/index.php?content=t1_uebungen.html

Hallo,

kann mir nur jemand bestätigen, dass in der der Musterloesung zu 1.5.5 die folgende Zeile falsch ist :
c <= (a AND b) OR (a AND ü0) or (b and ü1);

Sollte es nicht lauten
c <= (a AND b) OR (a AND ü0) or (b and ü0);

Und gleich weiter… :-)
In der Lösung zu Aufgabe 1.5.4 wird von std_logic gesprochen. Okay, nun hab' ich mir std_logic herangelesen. Aber wie kommt man denn drauf die Variablen mit std_logic zu deklarieren?
Kann nicht einfach IN Bit genommen werden?
Hat jemand Links zu VHDL und einem 4 zu 1 Multiplexer?


Danke.

Einen hab' ich noch…
Was ist mit 1.5.9 (Musterlösung)?
Das steht da nicht ernsthaft?

Sollte es nicht lauten
c <= (a AND b) OR (a AND ü0) or (b and ü0);

sieht schwer danach aus,
wieso eigentlich c oder c1, ist die Output-Variable nicht ü1?

zu Rest keine Ahnung

oh ja…
Am besten man deklariert

in_a, in_b, in_c : IN bit;
out_sum, out_c : OUT bit;

und spaeter :
out_c <= (in_a AND in_b) OR (in_a AND in_c) OR (in_b and in_c);