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http://www.fb18.de/gfx/28.gif[/img] Weiß jemand vielleicht, welcher Inhalt aus T3 & T4 sind nicht für die Prüfung relevant?
Leider ist alles, was in den Vorlesungen dran kam, und auch das was in der Vorlsung nicht dran kam aber im Skript steht prüfungsrelevant . Aber entscheidender ist die Frage, bei wem man die Prüfung macht. Ich kenne eine Reihe von Prüfungen sowohl bei Lehmann als auch bei Wolfinger, und ich denke, die durchschnittliche Note is bei Lehmann besser. Allerdings sind auch die Noten bei ihm stochastischer. Von einem früheren Mitarbeiter von TKRN stammt der Satz "Bist Du gut, lass Dich bei Wolfinger prüfen, bist Du schlecht, geh zu Lehmann".
Wolfinger prüft eher wie ein Buchhalter, er arbeitet eine gewisse Anzahl von Themenkomplexen ab und bildet aus Einzelnoten eine Gesamtnote, Lehmann lässt den Prüfling auch Vorschläge machen, stellt aber auch Fragen, die nicht viel mit dem behandelten Stoff zu tun haben, "Wieviele Atome hat die Erde" und "Wissen sie, wie die Register auf einer RS6000" organisiert sind ?" oder "Wie sieht das uf einer PDP-10" aus ?". (Diese Fragen hat wirklich schon mehr als einmal gestellt).
Naja, ich brauchte diese Prüfung zum Glück damals noch nicht zu machen….aber viel Spass bei der Prüferauswahl
T3:
was bedeutet es wenn ein cache 2-fach oder 4-fach assoziativ ist?
kann mir grad nichts unter der zahl vorstellen
T3:
was bedeutet es wenn ein cache 2-fach oder 4-fach assoziativ ist?
kann mir grad nichts unter der zahl vorstellen
afair heißt dass, dass jeweils 2 bzw. 4 werte, die in derselben cachezeile landen würden gespeichert werden können, aber ohne grantie *g*
Edit: ja, steht so im Tanenbaum
Wenn also der 4-fach assoziative Cache sagen wir 256 KB gross ist, dann kann er sich um einen 4*256 = 1024 KB grossen Speicher "kümmern"?
Wie passt ein z.B. 8-fach assoziativer Cache mit wohl maximal 1 MB zu einem Hauptspeicher von 256 MB?
Wenn also der 4-fach assoziative Cache sagen wir 256 KB gross ist, dann kann er sich um einen 4*256 = 1024 KB grossen Speicher "kümmern"?
Wie passt ein z.B. 8-fach assoziativer Cache mit wohl maximal 1 MB zu einem Hauptspeicher von 256 MB?
Nein. Wenn du einen 4-fach assoziativen Cache hast mit 256KiB und sei eine Cachezeile 64 Byte lang. Dann hast du 1024 verschiedene Cachezeilen quasi. Wenn zwei Speicheradressen auf die selbe Cachezeile abbilden würde ansich ja der alte werd rausgeschmissen werden. Mit 4-fach-assoziativ kannst du aber 4 Werte in derselben Zeile speichern, ohne dass du schmeißen musst.
Um wioeviel sich der Cache lkümmern kann hängt nur daran, wie du die Adresse auf die Cachezeilen abbildest. Ein Cache der aus einem Byte besteht kann sich auch um 10TiB Speicher kümmern.
ah jetzt mit dem 2. posting versteh ich was du meinst,
danke,
ich weiss jetzt nicht wieweit du das schon nachgelesen hast, aber:
1.
ist es nicht bei assoziativen caches gerade so, dass kein
hauptspeicherblock direkt auf einen cache-block abgebildet wird,
sondern verdrängungsstrategien verwendet werden?
(abbildung dagegen bei direkten cache)
2.
steht da in deinem buch auch der praktische unterschied
zwischen einem 2-fach cache und einem doppelt so grossen 1-fach cache?,
1.
ist es nicht bei assoziativen caches gerade so, dass kein
hauptspeicherblock direkt auf einen cache-block abgebildet wird,
sondern verdrängungsstrategien verwendet werden?
(abbildung dagegen bei direkten cache)
Jein. Du bildest einen Hauptspeicherblock ja quasi auf eine n-Fach-Zeile ab. Sprich eine Zeil emit n Plätzen, also nicht auf einen ganz speziellen Platz, sondern auf eine Menge von Plätzen. Und wenn die n Plätze voll sind, dann muss man natürlich verdrängungsstrategien ansetzen.
steht da in deinem buch auch der praktische unterschied
zwischen einem 2-fach cache und einem doppelt so grossen 1-fach cache?,
Hm, gute Frage. Ich finde nichts, aber ich köntne mir vorstellen, dass der 2-fach Cache besser ausgenutzt wird im Zweifelsfall weil du den Hauptspeicher ja auf weniger Cachezeilen abbildest.
Jein. Du bildest einen Hauptspeicherblock ja quasi auf eine n-Fach-Zeile ab. Sprich eine Zeil mit n Plätzen, also nicht auf einen ganz speziellen Platz, sondern auf eine Menge von Plätzen. Und wenn die n Plätze voll sind, dann muss man natürlich verdrängungsstrategien ansetzen.
hier eben die frage: was heisst assoziativ?
nach T3-skript:
direkter cache:
einem hauptspeicherblock wird genau eine cache-zeile zugewiesen
(modulo-verfahren oder niederwertige bits),
da der hauptspeicher viel grösser ist kommen jede menge blöcke auf eine cache-seite
-> einfache verdrängung (der alte block raus)
oder 2-fach als sinnvolle erweiterung dieses modells,
dann kann man auch interessantere verdrängungsstrategien
innerhalb dieser beiden anwenden
assoziativer cache:
ein neuer hauptspeicherblock kann auf jeder beliebigen
ein-block-cache-seite landen, keine abbildung,
sondern reine verdrängung irgendeiner bisherigen seite/block im cache,
da macht das 2-fach keinen sinn??
was sagt das buch, 2-fach assoziativer cache arbeitet mit
abbildungsverfahren?
Jein. Du bildest einen Hauptspeicherblock ja quasi auf eine n-Fach-Zeile ab. Sprich eine Zeil mit n Plätzen, also nicht auf einen ganz speziellen Platz, sondern auf eine Menge von Plätzen. Und wenn die n Plätze voll sind, dann muss man natürlich verdrängungsstrategien ansetzen.
hier eben die frage: was heisst assoziativ?
Aiks, das hab ich überlesen irgendwie. Allerdings steht die beschreibung die ich nannte unter "n-way set-associative cache". Nochmal gucken.
unabhängig davon darf mir auch gerne jemand den unterschied
zwischen RAID 3 und RAID 4 erklären
unabhängig davon darf mir auch gerne jemand den unterschied
zwischen RAID 3 und RAID 4 erklären
Soweit ichs sehe:
Bei RAID 3 wird auf den Platten jeweils ein Bit gespeichert, das Parity-Bit auf der 5. Platte. Das erfordert, dass alle Platten immer an derselben Stelle stehen. Hat ausserdem den Nachteil, dass man für egal was man lesen will immer alle Platten auf einmal benutzen muss –> nichts paralleles.
Bei RAID 4 wird Blockweise gearbeitet, d.h. jede Platte enthält einen Block der Größe n und die Parity-Platte halt das XOR dieser Blocke. Dabei muss man nicht mehr auf exakte synchronisation zwischen den Platten achten, außerdem kann man verschiedene Aktionen eventuell parallelisieren.
tja, das les ich wieder nur raus, dass es doch egal ist,
ob man nur die parität von den bits, die man verändert, aktualisiert,
oder das ganze blockweise,
in beiden fällen muss man die bereiche der speicher- und der
paritätsplatte vorher auslesen, bisschen rechnen und beide
wieder beschreiben
oder gibts doch nen unterschied den ich nicht seh?
tja, das les ich wieder nur raus, dass es doch egal ist,
ob man nur die parität von den bits, die man verändert, aktualisiert,
oder das ganze blockweise,
in beiden fällen muss man die bereiche der speicher- und der
paritätsplatte vorher auslesen, bisschen rechnen und beide
wieder beschreiben
oder gibts doch nen unterschied den ich nicht seh?
Beim schreiben jein. Um die neue parität zu berechnen musst du nur die geänderte Platte und die Parity-Platte lesen und beschreiben. Wenn du allerdings bitweise speicherst usind das IMMER alle platten, während du bei RAID 4 nur zwei Platten im günstigen Fall hast. Außerdem musst du biem lesen die Parität ja nicht überprüfen, da hast du wieder: RAID 3: alle platten müssen lesen, RAID 4: nur eine Platte muss lesen.
Beim schreiben jein. Um die neue parität zu berechnen musst du nur die geänderte Platte und die Parity-Platte lesen und beschreiben.
mein ich, ja
Wenn du allerdings bitweise speicherst sind das IMMER alle platten
aha, klingt nach unterschied,
und wieso? aus der parität und dem zu überschreibenden bit
kann man doch auch ausrechnen, wie die neue parität aussieht,
was ist in diesem fall der nachteil zum ganzen block?
aha, klingt nach unterschied,
und wieso? aus der parität und dem zu überschreibenden bit
kann man doch auch ausrechnen, wie die neue parität aussieht,
was ist in diesem fall der nachteil zum ganzen block?
Ja, aber kein System dass mir bekannt ist, rechnet bitweise, da schreibt man immer ganze Bytes. Und solange du nicht mindestens mit 9 Platten arbeitest, brauchst du immer alle Platten [img]
http://www.fb18.de/gfx/28.gif[/img]
da ist also jemand auf die schlaue idee gekommen,
die bits auf die platten zu verteilen,
das ist ja eine ganz neue information!
na gut, mit so viel hindernissen hab ich nicht gerechnet,
danke
Kann mir mal einer sagen, warum heutzutage noch kein L4-Cache verwendet wird? (steht in einem Prüfungsprotokoll von Lehmann)
Der Vorteil von mehreren Caches hintereinander ist doch, dass man in einem superschnellen
kleinen Cache die Daten vielleicht schnell findet, und wenn nicht, dann in dem nur ein
bißchen langsameren größeren Cache nachsieht und so weiter.
Dadurch ist dann der Sprung im Zeitbedarf nicht so groß, als wenn nach dem Level-1-Cache sofort der HS käme.
Allerdings muss ich im schlechtesten Fall (bei Look-through) erst im 1. dann im 2. dann
im 3. Cache und erst zum Schluß im HS nachgucken, und das kostet ja auch einiges mehr an Zeit.
Mein Tipp also: Es lohnt sich nicht mehr, noch mehr Stufen einzuführen.
Nebenbei: Bei Look-aside wird ja überall gleichzeitig nachgesehen. Da man das aber
nicht immer macht, muss es ja Nachteile geben. Welche? Einfach mehr Aufwand? Deshalb teurer?
Dadurch ist dann der Sprung im Zeitbedarf nicht so groß, als wenn nach dem Level-1-Cache sofort der HS käme.
Jop, ich würde dazulegen: Der Zeitsprung zwischen dem L3 und dem L4-Cache wird vielleicht auch einfach so klein shcon sein, dass sich ein L4-Cache einfach nicht lohnt. Denn ein Cache erfordert ja immer zum lesen der Daten noch Zusatzaufwand. Und irgendwann machts einfach keinen sinn mehr den Aufwand zu treiben, weil sich einfach kein Vorteil mehr ergibt.
Nebenbei: Bei Look-aside wird ja überall gleichzeitig nachgesehen. Da man das aber
nicht immer macht, muss es ja Nachteile geben. Welche? Einfach mehr Aufwand? Deshalb teurer?
Den einzigen Vorteil den ich gefunden habe von look-through ist: Angenommen ein Gerät arbeitet gerade mit dem Speicher (Beispielsweise via DMA), dann kann bei Look-through der Prozessor versuchen, ausschließlich mit dem Cache zu laufen. Erst wenn dort etwas benötigtes fehlt, muss der Prozessor warten. Bei Look-aside muss der Prozessor dann in jedem Fall warten bis das Gerät den Hauptspeicher frei gibt, weil der gesamte Datenbus ja gesperrt ist.
Nebenbei: Bei Look-aside wird ja überall gleichzeitig nachgesehen. Da man das aber
nicht immer macht, muss es ja Nachteile geben. Welche? Einfach mehr Aufwand? Deshalb teurer?
Den einzigen Vorteil den ich gefunden habe von look-through ist: Angenommen ein Gerät arbeitet gerade mit dem Speicher (Beispielsweise via DMA), dann kann bei Look-through der Prozessor versuchen, ausschließlich mit dem Cache zu laufen. Erst wenn dort etwas benötigtes fehlt, muss der Prozessor warten. Bei Look-aside muss der Prozessor dann in jedem Fall warten bis das Gerät den Hauptspeicher frei gibt, weil der gesamte Datenbus ja gesperrt ist.
du meinst, das mein look-aside auf jeden fall in den hauptspeicher
geschaut wird, obwohl die daten auch im cache sind?,
dann bringt der cache ja gar kein geschwindigkeitsgewinn,
oder meinst du das beim look-aside der cache am gleichen
datenbus hängt wie der hauptspeicher und beim look-through nicht,
und deswegen der unterschied der wartezeit besteht,
dann wär das ja mal wieder eine fehlleitende bezeichnung..
du meinst, das mein look-aside auf jeden fall in den hauptspeicher
geschaut wird, obwohl die daten auch im cache sind?,
dann bringt der cache ja gar kein geschwindigkeitsgewinn,
Doch bringt es, wenn der Cache zuerst erfolg melden, dürfen alle anderen ihre aktion abbrechen. Wenn der Cache nichts findet, sagt er einfach nichts und irgendwann meldet sich dannd er Hauptspeicher.
oder meinst du das beim look-aside der cache am gleichen
datenbus hängt wie der hauptspeicher und beim look-through nicht,
und deswegen der unterschied der wartezeit besteht,
Ich denke so wirds gebaut werden, ja.
dann wär das ja mal wieder eine fehlleitende bezeichnung..
Wieso? Look-aside, eine Leitung, es wird auf allen sietlich angebrachten Geräten geguckt, Look-Through, man muss durch alle Geräte erst "durchlaufen" [img]
http://www.fb18.de/gfx/28.gif[/img]
http://www.student.seas.gwu.edu/~kallitec/ece201/Animations/mckenzie/Configurations/configurations.htmlPS: Auch der Rest der Seite ist ganz informativ, wenn auch nicht unbedingt immer für die Prüfung relevant.
du meinst, das mein look-aside auf jeden fall in den hauptspeicher
geschaut wird, obwohl die daten auch im cache sind?,
dann bringt der cache ja gar kein geschwindigkeitsgewinn,
Doch bringt es, wenn der Cache zuerst erfolg melden, dürfen alle anderen ihre aktion abbrechen. Wenn der Cache nichts findet, sagt er einfach nichts und irgendwann meldet sich dannd er Hauptspeicher.
hmm ja, wieso eigentlich nicht, mal wieder um drei ecken gedacht
dann wär das ja mal wieder eine fehlleitende bezeichnung..
Wieso? Look-aside, eine Leitung, es wird auf allen sietlich angebrachten Geräten geguckt, Look-Through, man muss durch alle Geräte erst "durchlaufen" [img]http://www.fb18.de/gfx/28.gif[/img]
look-aside: in beiden schauen, wer es zuerst weiss gewinnt
look-through: erst im cache schauen, dann im speicher
stattdessen ist der wesentliche unterschied aber ob der cache
an den gleichen systembus angeschlossen ist wie der speicher oder nicht,
das find ich fehlbenannt ;),
na gut es sind 2 aspekte und nur einer kann namengebend sein
ich schau mir gleich mal den link an, mal sehen ob klarer wird
edit
coole stimme, gut man kann es eh nur auf diese beiden weisen sinnvoll bauen
kennt jemand den nutzen der 'zusätzlichen gegenseitigen
behinderung der leser' auf seite 172 im T3-skript?,
hat nicht der semaphor 'aussperrung der leser' schon den gleichen effekt?
kennt jemand den nutzen der 'zusätzlichen gegenseitigen
behinderung der leser' auf seite 172 im T3-skript?,
hat nicht der semaphor 'aussperrung der leser' schon den gleichen effekt?
Gute Frage, nen Sinn hab ich auch ncoh nicht entdeckt, vro allem weil m3 quasi direkt um r gesperrt/freigegeben wird.
so T3 geht ja ganz gut mit dem skript,
bei H. Wolfinger werd ich aber eh T4 als schwerpunkt haben,
da ist das skript vielleicht etwas dürftig,
hat sich das mal jemand angeschaut und kann grob ein paar themen nennen,
die man etwas ausführlicher als dort nachlesen sollte?
also für ein ganzes buch hab ich jetzt eh keine zeit mehr,
eher stichpunkte für google mein ich ;)
besonders freuen würde mich ein link zu einer schönen übersicht der
funktionaltät und aufgaben der TCP/ IP + sonstigen schichten,
spart die suche [img]
http://www.fb18.de/gfx/23.gif[/img]
Ich fand das hier damals ganz nützlich:
http://www.rvs.uni-bielefeld.de/~heiko/tcpip/Lehmann war bezüglich der 4 oder 5 Schichten von TCP/IP recht festgefahren. Ich denke es ist hier besser sich auf Tanenbaum zu beziehen!
Viel Erfolg!
Edit: 200 [img]
http://www.fb18.de/gfx/hurray.gif[/img]
http://kwg.homedns.org/links/?base=33Die obersten beiden Links haben mir als Lehrstoff gedient :P
Ich lerne gerade fuer T3 - kann mir jemand sagen, wo ich nachlesen kann, wie genau dieser scheduling kram von prozessen funktioniert? So genau wie Lehman das im Skript macht steht das nicht im Stallings drin und im netz hatte ich hauptsaechlich nur so allgemeine sachen gefunden.
Achja… und wie kann man ueber 2 interrupts 4 serielle schnittstellen ansprechen?
Ich lerne gerade fuer T3 - kann mir jemand sagen, wo ich nachlesen kann, wie genau dieser scheduling kram von prozessen funktioniert? So genau wie Lehman das im Skript macht steht das nicht im Stallings drin und im netz hatte ich hauptsaechlich nur so allgemeine sachen gefunden.
Wenn du eine genaue Frage stellst, kann man dir vielelicht helfen :)
Achja… und wie kann man ueber 2 interrupts 4 serielle schnittstellen ansprechen?
z.B. indem du ein Register in jeder Schnittstelle hast, ob die Schnittstelle einen Interrupt ausgelöst hat. Meldet sich eine der beiden Schnittstellen via Interrupt, guckt der Prozessor nach, wers wirklich war und löscht dort das Register.
kann mir jemand sagen, wo ich nachlesen kann, wie genau dieser scheduling kram von prozessen funktioniert?
Das steht bestimmt alles im Tanenbaum "Computerarchitektur"
Kam mal die Foliensammlung Nr. 9, also Schutzaspekte in der Prüfung dran?
So, ich habe meine T3/t4 Prüfung jetzt hinter mir und möchte meinen Senf dazugeben.
Vorbereitung
T3 Übung im WS 2002 mit Interesse verfolgt, hat für die Prüfung aber nichts gebracht. T3 Übi im WS 2003 hat meine Kenntnisse dann nochmal ein bischen aufgefrischt, die Vorlesung wurde aber von Zhang gehalten und beinhaltet u.A. Themen wie Process Scheduling gar nicht, da musste ich also noch nacharbeiten. Insgesamt 10 Tage (mehr oder weniger) intensiv gelernt, dabei 32 DIN A4 Seiten zusammengetragen. Bei Lehmann muss man ja quasi alles gut beherrschen, weil er sich das T3 Thema aussucht und auch nicht davon abweicht.
Literatur (neben Google):
Computer Systems - A Programmer's Perspective sowie Lehmanns Skript (T3)
Tanenbaum - Computer Networks und Wolfingers Skript (T4)
Beisitzer
Christan Scherpe (war mein T3 Übungsgruppenleiter im WS 2002, sympathischer Typ)
Lehmann klärt mich über den Ablauf der Übung (T4 Startthema, T4 weitergehend, insgesamt 10 Minuten, danach T3 seiner Wahl 10 Minuten). Ich leg los mit dem Medium Access Control Layer und erzähle, worum der sich kümmert. Lehmann hakt nach, was eigentlich dadrüber und dadrunter ist und ich zähle alle OSI Schichten einmal auf.
Ich erzähl über Pure Aloha, Slotted Aloha, 1-persistent, nonpersistent und p-persistent CSMA und komme dann leider nicht mehr zu CSMA/CD und Bitmap Algorithmus, weil Lehmann was über Token Ring hören möchte. Da weiss ich nur die Grundlagen (ein spezielles Datenpaket TOKEN wird rumgereicht, was die Berechtigung zum Senden verleiht).
Nach einer Viertelstunde gehen wir über zu T3. Lehmann blättert im Skript und wählt E/A. Ich erzähle von den drei grundlegend verschiedenen Möglichkeiten, E/A zu realisieren, beim Polling gibts aber bereits eine längere Diskussion, weil Lehmann meint, dass Gerät müsse sich erstmal beim Prozessor anmelden, bevor dieser pollen kann… hab ich nicht verstanden, worauf er da genau hinauswollte. Bin dann schnell zu interruptgesteuerter E/A gekommen. Was ist überhaupt ein Interrupt? Den Interrupt Chip in allen Details (NMI, IRR, ISR) erklärt, was genau passiert jetzt beim Interrupt, weit kam ich dann aber nicht, weil ich noch was zu DMA erzählen sollte. Also kurz den Sinn erklärt (CPU übermittelt Startadresse und Zähler, DMA Modul führt E/A aus), Lehmann wollte dann genauer über das cycle-stealing informiert werden, da konnte ich aber nicht wirklich etwas zu sagen. Nach weiteren 15 Minuten werde ich rausgeschickt.
Ich habe immer versucht, alles in einen Zusammenhang zu setzen und viel zu erzählen. Vieles wusste ich aber einfach nicht, z.B. "Wie hoch ist die Übertragungsgeschwindigkeit bei Ethernet im Kabel?". Hab dann immer gleich ehrlich gesagt, dass ich es nicht weiss, aber es wurde trotzdem weiter nachgebohrt (kannte ich aber schon aus anderen Prüfungsprotokollen und hat mich deshalb nicht weiter gestört). Ich war beim Besteigen der Treppen des F Hauses ziemlich aufgeregt (ist normal bei mir vor Prüfungen), das hat sich während der Prüfung aber zum Glück sehr schnell gelegt.
Nach vielleicht 5 Minuten Wartezeit draussen, in welchen ich meinem Nachfolger den Unterschied zwischen Raid 3 und Raid 4 zu erklären versuchte (das hatte ja gestern erst jemand hier im Forum gepostet), dabei aber nicht wirklich erfolgreich war, wurde ich wieder hereingeholt. Lehmann war etwas enttäuscht, dass ich mir MAC aussuche aber dann nichts tiefgehendes über Token Ring erzählen kann. Ausserdem wusste ich nur, was im Skript steht und nichts, was darüber hinausging. Meine "lebhafte Erzählweise" (Lob oder Kritik? Ich weiss es nicht…) hat mir dann eine 2,0 beschert.
Im grossen und ganzen bin ich zufrieden, im Nachhinein sagt man sich ja immer, dass man mehr hätte tun können. Ich fand die Atmosphäre angenehm und die Notengebung fair.
Ich wurde übrigens nicht gefragt, wieviele Atome die Erde hat oder was ein Streamerband kostet. Auch über die Dämpfung in Dezibel und Neper hat er nichts von mir wissen wollen…
