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Zuweisungen in VHDL

Zuweisungen in VHDL 2002-07-23 18:43
Popcorn
Gibt es irgendeinen Unterschied zwischen:

IF (a = '0' OR b = '0' OR c = '0' OR d = '0') THEN result <= '0';
ELSE
result <= '1';

und

result <= a OR b OR c OR d;

den ich nicht sehe?

Re: Zuweisungen in VHDL 2002-07-23 18:48
Fred
Gibt es irgendeinen Unterschied zwischen:

IF (a = '0' OR b = '0' OR c = '0' OR d = '0') THEN result <= '0';
ELSE
result <= '1';

und

result <= a OR b OR c OR d;

den ich nicht sehe?
Klar. Oben kommt 0 raus, wenn einer der Buchstaben 0 ist, unten 1.


Re: Zuweisungen in VHDL 2002-07-23 19:03
Popcorn
Argh. Mist. *g* Das meinte ich nicht. Noch mal:

Gibt es irgendeinen Unterschied zwischen:

IF (a = '0' OR b = '0' OR c = '0' OR d = '0') THEN result <= '0';
ELSE
result <= '1';

und

result <= a AND b AND c AND d;

den ich nicht sehe?

Re: Zuweisungen in VHDL 2002-07-23 20:06
Slater
niet

Re: Zuweisungen in VHDL 2002-07-23 21:40
Popcorn
Warum benutzen die dann bloß im Skript die obere, lange Version. Nur am Verwirrung stiften die Kindas. %)

Re: Zuweisungen in VHDL 2002-07-24 02:25
Anonymer User
Gibt es irgendeinen Unterschied zwischen:

IF (a = '0' OR b = '0' OR c = '0' OR d = '0') THEN result <= '0';
ELSE
result <= '1';

und

result <= a OR b OR c OR d;

den ich nicht sehe?

Das erste ist AND, das zweite OR. Wenn im ersten Teil alle Einsen und Nullen vertauscht wären, wären die beiden Teile äquivalent.

Wenn a, b, c, d allerdings vom Typ std_logic sind, gibt es viel mehr Möglichkeiten, einem einzelnen Bit einen Wert zuzuweisen. Beim zweiten Teil werden Zustände wie "Hochohmig", "Kurzschluß", etc. weitergereicht, während beim ersten Teil immer 1 oder 0 rauskommt.

Roland

Re: Zuweisungen in VHDL 2002-07-24 11:02
Popcorn
Tricky. Thx Roland.

Re: Zuweisungen in VHDL 2002-07-24 11:44
Zaphod
Ich will doch ganz stark hoffen, dass solche merkwürdigen Zustände in der Klausur nicht drankommen..

Re: Zuweisungen in VHDL 2002-07-24 13:00
Zaphod
Hab auch mal 'ne Frage zur Zuweisung..
Irgendwie habe ich das noch nicht verstanden, wann man die Signalzuweisung (<=) und wann man die Variablenzuweisung (:=) verwendet. Sehe ich das richtig, dass ich alle Dinge, die ich in port deklariere, wie ein Signal zu verwalten habe? Dann bräuchte ich mir keine Variablen zu definieren und das Problem entfällt…

Re: Zuweisungen in VHDL 2002-07-24 13:12
Popcorn
Jap. Das siehst Du richtig. [img]http://images.rapidforum.com/images/i23.gif[/img] Kann man eigentlich überhaupt in der Entity schon Variablen definieren? Ich bin davon ausgegangen, das dies nur in der Architecture oder in Packages geht?

Re: Zuweisungen in VHDL 2002-07-24 14:10
Zaphod
naja.. was hätte es für einen Sinn, in der Entity eine Variable zu definieren..? Eine Entity ist ja quasi eine Schnittstellen-Beschreibung für die Architecture. Wo sollte man da eine Variable brauchen?

Und jetzt verwirr mich nicht weiter [img]http://images.rapidforum.com/images/i25.gif[/img]

Euch allen, und vor allem mir, VIEL GLÜCK UND ERFOLG [img]http://images.rapidforum.com/images/i14.gif[/img]

Re: Zuweisungen in VHDL 2002-07-24 14:17
Popcorn
Wieso ich? War doch Deine Formulierung. %)

Re: Zuweisungen in VHDL 2002-07-24 17:26
Zaphod
Ich hab da oben aber noch nix von Entity oder Architecture gefaselt [img]http://images.rapidforum.com/images/i24.gif[/img]

Re: Zuweisungen in VHDL 2002-07-24 17:27
Popcorn
Richtig. Ich wollte Dich darauf hinweisen, dass sich das nicht nur auf den von Dir explizit genannten Bereich der Portbeschreibung beschränkt, sondern für die gesamte Entity gilt.

Re: Zuweisungen in VHDL 2002-07-24 18:37
Slater
kann man noch woanders ports deklarieren als in der entity?

Re: Zuweisungen in VHDL 2002-07-24 18:49
Popcorn
Nein, aber man kann in der Entity noch andere Dinge machen, als Ports zu deklarien.